锁相环

鎖相迴路（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，鎖相迴路会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“鎖相”（Phase-locked）。

应用领域

鎖相迴路在众多领域有应用，如无线通信、数字电视、广播等。具体的应用范围包括但不限于：

  • 无线通信系统收发模块（Transceiver）
  • 数据及时钟恢复电路（Clock and Data Recovery - CDR）
  • 频率综合电路（Frequency synthesizer）
  • 跳频通信（Frequency-hopping spread spectrum - FHSS）
  • 数字电视接收机

组成

一个鎖相迴路电路通常由以下模块构成：

每个模块的简单原理描述如下：

分类
  • 按照实现技术，可以分为模拟鎖相迴路(Analog PLL)和数字鎖相迴路(Digital PLL)。
  • 按照反馈回路，可以分为整数倍分频鎖相迴路(Integer-N PLL)和分数倍分频鎖相迴路(Fractional-N PLL)。
  • 按照鉴频鉴相器的实现方式，可以分为电荷泵鎖相迴路(Charge-Pump PLL)和非电荷泵鎖相迴路。
  • 按照环路的带宽，它可以分为宽带鎖相迴路(Wide band loop PLL)和窄带鎖相迴路(Narrow band loop PLL)。

性能指标

对于鎖相迴路来说，最关键的性能是在于相位雜訊和动态性能。

  • 鎖相迴路的相位雜訊对通信系统的整体性能影响甚大，因此设计中对相位雜訊的要求有具体而严格的指标要求。
  • 鎖相迴路的动态性能决定了它能够同步参考源的速度和精度，以及在多大范围内能够跟踪参考源。
  • 鎖相迴路的动态性能包括：锁定时间（Lock time），捕获范围（Capture range），锁定范围（Hold range）等。

另外，鎖相迴路的稳定性指标包括：环路带宽（Loop bandwidth），相位裕度（Phase margin）等。

参考文献
  • R.E. Best, Phase-Locked Loops: Design, Simulation, and Applications, McGraw-Hill Professional, 2003.
  • F.M. Gardner, Phaselock Techniques, Wiley-Interscience, 2005.
  • P.R. Gray et coll., Analysis and Design of Analog Integrated Circuits, Wiley, 2001.
  • T.H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Second Edition, Cambridge University Press, 2003.
  • B. Razavi, RF Microelectronics, Prentice Hall, 1998.
  • K. Shu et E. Sánchez-Sinencio, CMOS PLL Synthesizers: Analysis and Design, Springer, 2004.
  • William F. Egan, Phase-Lock Basics, Wiley-IEEE Press, 2 edition, November, 2007
  • William F. Egan, Frequency Synthesis by Phase Lock, Wiley-Interscience, 2 edition December,1999
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